看芯片可測(cè)試性設(shè)計(jì)(圖)
|
上傳人：admin 上傳時(shí)間： 2007-12-11 瀏覽次數(shù)： 305 |
前言：隨著芯片的整合度越來越高、尺寸越來越小，內(nèi)部的復(fù)雜度也隨之不斷上升，半導(dǎo)體制程中可能各種失效狀況、材料的缺陷以及制程偏差等，都有可能導(dǎo)致芯片中電路連接的短路、斷路以及元件穿隧效應(yīng)等問題。而這樣的物理性失效必然導(dǎo)致電路功能或者性能方面的無法正常動(dòng)作，因此產(chǎn)業(yè)界便需要具備廣泛的高效率測(cè)試方式，來提供大規(guī)模集成電路設(shè)計(jì)的完整的驗(yàn)證解決方案。
JTAG（Toint Test Action Group）小組便在1986年，提出了標(biāo)準(zhǔn)的邊界掃瞄體系架構(gòu)企畫（Boundary – Scan Achitecture Standard Proposal），針對(duì)芯片、印刷電路板以及完整系統(tǒng)上的標(biāo)準(zhǔn)化測(cè)試技術(shù)。而在1988年，與IEEE組織合作，開始進(jìn)行該標(biāo)準(zhǔn)的開發(fā)，并且命名為1149.1，并在1990年發(fā)布了此一標(biāo)準(zhǔn)。
圖說：符合IEEE 1149.1測(cè)試流程。（資料來源：klabs.org）
IEEE提出1149.1標(biāo)準(zhǔn)距今已經(jīng)16年以上，當(dāng)初提出這個(gè)標(biāo)準(zhǔn)的主要目的，便是為了解決印刷電路板上測(cè)試方式與實(shí)際存取的問題，進(jìn)而查驗(yàn)元件的接腳是否有被正確的焊接，而沒有漏焊或者是短路的現(xiàn)象。不過該標(biāo)準(zhǔn)提出至今時(shí)日已經(jīng)相當(dāng)久，對(duì)于業(yè)界人士來說，已經(jīng)明顯不能滿足需求。因此，IEEE工作小組后來也再接再厲的提出了1149的延伸標(biāo)準(zhǔn)，大幅擴(kuò)充了測(cè)試標(biāo)準(zhǔn)的適用范圍。這些延伸標(biāo)準(zhǔn)包含了針對(duì)數(shù)碼與類比網(wǎng)絡(luò)混合系統(tǒng)中的可測(cè)試性問題而提出的1149.4、標(biāo)準(zhǔn)化背板測(cè)試與維護(hù)界面的1149.5及針對(duì)1149.4不足之處再行擴(kuò)充的1149.6這三大項(xiàng)。
IEEE 1149.x標(biāo)準(zhǔn)家族介紹
■1149.1
IEEE 1149.1透過掃瞄鏈接將邏輯測(cè)試存取端子整合到電路內(nèi)部，使電路的物理測(cè)試存取端子簡(jiǎn)化為5個(gè)獨(dú)立于電路I/O訊號(hào)的接腳。子系統(tǒng)和系統(tǒng)環(huán)境中的電路在功能連接之外，都可以采用1149.1測(cè)試匯流排來進(jìn)行測(cè)試連接。在整合電路中，除了原本就具備的功能模塊以外，還要另外在IC顆粒的邊界處附加掃瞄單元，稱做邊界掃瞄單元（BSC），以及測(cè)試存取端子的控制器（TAP Controller）。而測(cè)試時(shí)所需要的資料傳輸統(tǒng)一透過專屬的通道。整個(gè)架構(gòu)上的概念就是JTAG測(cè)試儀器利用一個(gè)4線的連接端子，將測(cè)試資料以串行方式由TDI（測(cè)試資料輸入端）進(jìn)入到邊界掃瞄暫存器中，并且透過TMS（測(cè)試方式選擇）來發(fā)送測(cè)試控制命令，并且經(jīng)由TAP控制器來進(jìn)行測(cè)試資料的加載，并且接收來自于TDO（測(cè)試資料輸出端）的回應(yīng)資料。
圖說：符合IEEE 1149.1的JTAG測(cè)試儀器電氣特性。（資料來源：IEEE）
用戶名： 密碼：
